La creciente demenda de mayor poder computacional de los procesadores ha dado origen a arquitecturas complejas con unidades funcionales especializadas, memorias de alta velocidad, multiprocesadores, división de tareas en etapas concurrentes, ejecución de intrucciones a medida que están disponibles sus operandos, etc. Todas estas particularidades hacen necesaria la aplicación de técnicas y estrategias más complejas que la involucradas en los procesadores simples. Las arquitecturas avanzadas están concebidas para procesar problemas específicos que deben ser identificados y resueltos mediante prácticas de programación especiales.

Unidad 1: Performance en monoprocesadores.
Unidades pequeñas de tiempo. Frecuencia y ciclo de reloj. Medidas de performance. Tiempo de repuesta y throughput. Set de instrucciones y desempeño. Camino de datos y control en DLX. Aceleración (speed-up). Ley de Amdahl. Medidas de performance con un solo número.

Unidad 2: Memorias.
Jerarquía de memorias. Localidad temporal y espacial. Memorias cache. Hit y Miss. Consideraciones generales del empleo de cache. Organizaciones de cache: directas, asociativas y conjunto asociativo. Performance de memorias cache. Tipos de cache:write-back y write-through. Memoria virtual y cache. Comportamiento de la jerarquía de memorias. Caso de estudio.

Unidad 3: Pipelining.
¿Qué es pipelining?. La implementación en DLX. Comportamiento básico del pipeline en DLX. Performance ideal. Problemas en los pipe: los hazards. Distintos tipos de hazards: estructurales, de datos y de control. hazards de datos: RAW, WAW, WAR. Impacto de los hazards en el análisis de la performance. Penalidades por branch. Detección de branch. Técnicas de predicción de branch. Salto demorado. Características generales del procesador MIPS R4000.

Unidad 4: Pipelines avanzados y dependencias de control.
Pipelines de etapas multiciclo. Tablas de latencia e intervalo de iniciación. Paralelismo a nivel de instrucción. Desenrrollando iteraciones. Dependencias. Dependencias de datos. Arquitecturas data-flow: estáticas y dinámicas. Scheduling dinámico de instrucciones. Scoreboarding. Algoritmo de Tomasulo, aplicación en una unidad de punto flotante. Superpipeline y superescalar. Despacho de instrucciones en orden y fuera de orden.

Unidad 5: Arquitecturas multiprocesadores.
Clasificación de Flynn. Nivel de paralelismo en los programas. Procesadores vector y arreglo de procesadores. Particularidades de los procesadores vector. Performance de los procesadores vector. Arquitecturas de memoria centralizada (UMA) y distibuida (NUMA). Redes de interconexión: consideraciones generales. Interconexiones estáticas y dinámicas. Esquemas de única etapa y de múltiples etapas. Sistemas de buses. Redes crossbar. Memorias multipuerto. Redes Omega. Redes bloqueantes y no bloqueantes. Redes Butterfly. Cache en sistemas de multiprocesadores.

Prácticos Nro. 1 y 2: Medidas de Performance
Uso de la Ley de Amdhal para el cálculo de la perfomance ganada por una mejora (Speedup). Uso de la ecuación de la CPU. Memoria Cache: Uso
de las ecuaciones de la CPU para el cálculo del tiempo de CPU.
Comparación de la performance con y sin acceso a la memoria cache.

Prácticos Nro. 3 y 4: Memorias cache
Distintas organizaciones de memoria cache. Técnicas de ubicaciones de
bloques: mapeo directo, conjuntos asociativos, memoria completamente asociativa. Pasos en la lectura y escritura de la memoria cache.
Reduciendo los miss de cache: Comparación entre diferentes
arquitecturas con memoria cache de diferentes tamaños.

Prácticos Nro. 5 y 6: Pipelining.
Comparación entre arquitecturas no pipelineadas y pipelineadas.
Implementación del pipelining del DLX. Implementación y Comparación de las mejoras de la arquitectura original. Problemas en el pipe:
Hazard de estructurales: Soluciones, hazard de datos: RAW, WAW, WAR,
detenciones del pipe, forwarding, hazard de control: técnicas
utilizadas para las instrucciones de salto. Planificación estática de
instrucciones para reducir los hazards. Implementación de un pipeline
con unidades de punto flotante.

Prácticos Nro. 7 y 8: Planificación Dinámica
Algoritmo de scoreboarding. Manejo de los distintos tipos de hazards. Algoritmo de Tomasulo. Manejo de los distintos tiposde hazards. Scoreboarding vs. Tomasulo

Práctico Nro. 9: Arquitecturas vector
Set de instrucciones de DLXV. Performance de los procesadores vectos. Rutinas para manipular operandos vector.

* Regularización
Para regularizar la materia el alumno deberá cumplir con los siguientes requisitos:
Aprobar un examen parcial, o su correspondiente recuperación sobre temas que abarcan las tres primeras unidades.
Aprobar un trabajo práctico que cubre las últimas dos unidades de la materia. Este trabajo puede ser defendido y presentado en grupos de hasta 4 alumnos.
Aquellos alumnos que estén en condiciones tendrán derecho a una recuperación adicional por trabajo.
Mostrar compromiso con la materia a través de asistencia regular a clase y realización de los prácticos de alula.

* Examen Final
Los alumnos regulares deberán rendir un examen final (que podrá ser oral o escrito) que consistirá en preguntas sobre los temas desarrollados durante el dictado de la materia.
* Alumnos libres
Los alumnos que desean rendir libre la materia se deberán poner en contacto con la cátedra con 5 días de anticipación a los efectos de realizar un práctico, el cual contendrá ejercicios similares a los desarrollados en los prácticos durante el dictado de la materia. Aprobando éste trabajo práctico el alumno tendrá derecho a rendir un examen oral con iguales características que el de los alumnos regulares.